Обломок EPM9560ARC208-10 интегральной схемаы прибора Programmable логики комплекса CPLD

EPM9560ARC208-10 SMD/SMT CPLD - сложные приборы Programmable логики

ОСОБЕННОСТИ:

■Высокопроизводительные приборы programmable логики CMOS основанные на EEPROM (PLDs) построили на третьего поколения множественной архитектуре матрицы массива (MAX®)

■программируемость в-системы 5.0-V (ISP) через встроенные интерфейс инициативной группы теста STD 1149,1 IEEE совместный (JTAG)

■Встроенные сети теста границ-развертки JTAG (BST) уступчивые с STD 1149.1-1990 IEEE

■Семья прибора programmable логики высокой плотности стираемая (EPLD) выстраивая в ряд от 6 000 до 12 000 годных к употреблению ворот (см. таблицу 1)

■10 задержек логики штыр-к-штыря ns с встречными частотами до 144 MHz

■Полно уступчивый со спецификацией местного автобуса PCI периферийной компонентной группы особого интереса соединения (SIG PCI), изменением 2,2

■macrocell Двойн-выхода для независимой пользы комбинаториальной и зарегистрированной логики

■Соединение FastTrack® для быстрых, прогнозированных задержек соединения

■Регистры вход-выхода с ясностью и часами позволяют на всех штырях I/O

■Programmable управление ряд-тарифа выхода, который нужно уменьшить переключить шум

■Деятельность интерфейса I/O MultiVolt™, позволяющ приборам взаимодействовать с приборами 3.3-V и 5.0-V

■Конфигурируемое распределение продукт-условия детандера позволяющ до 32 условиям продукта в macrocell

■Programmable режим энергосбережения для уменьшения силы больше чем 50% в каждом macrocell