Регулятор IC GDDR6 8G 256MX32 драхмы флэш-памяти MT61K256M32JE-14-A 8gb EMMC

MT61K256M32JE-14: Первоначальное хранение данных памяти ДРАХМЫ GDDR6 8G 256MX32 FBGA

Особенности

• VDD = VDDQ = 1.35V ±3%, 1.25V ±3%, и 1.20V – 2%/+3%

• VPP = 1.8V – 3%/+6%

• Тариф данных: 12 Gb/s, 14 Gb/s, 16 Gb/s

• 2 отдельных независимых канала (x16)

• x16/x8 и 2 канала/псевдо конфигурации режима канала (ПК) установили на возврат

• Одиночные законченные интерфейсы в канал для адреса команды (CA) и данных

• Входной сигнал дифференциальных часов CK_t/CK_c для CA в 2 канала

• Один входной сигнал дифференциальных часов WCK_t/WCK_c в канал для данных (DQ, DBI_n, EDC)

• Двойные команда тарифа данных (ГДР)/адрес (CK)

• Тариф данным по квадрацикла (QDR) и двойные данные по тарифа данных (ГДР) (WCK), в зависимости от равочей частоты

• архитектура prefetch 16n с 256 битами в чтение или доступ для записи массива

• 16 внутренних банков

• 4 банковской группы для tCCDL = 3tCK и 4tCK

• Programmable ПРОЧИТАННАЯ латентность

• Programmable НАПИШИТЕ латентность

• Напишите функцию маски данных через автобус CA с одиночной и двойной степенью детализации маски байта

• Заворот шины данных (DBI) и автобус CA заворот (CABI)

• Вход-выход PLL

• Тренировка автобуса CA: Контроль входного сигнала CA через сигналы DQ/DBI_n/EDC

• Тренировка часов WCK2CK с данными по участка через сигналы EDC

• Считывание данных и написать тренировку через прочитанный FIFO (глубину = 6)

• Прочитанный, что/написал целостность передачи данных обеспеченную циклическим чеком за счет избытка

• Programmable CRC ПРОЧИТАЛ латентность

• Programmable CRC ПИШЕТ латентность

• Programmable картина владением EDC для CDR

• Режим RDQS на штырях EDC