Решетка Programmable IC откалывает LFXP2-5E-5TN144C 100I/O 5K LUTs Inst- на DSP 1.2V -5 Spd

Обломок LFXP2-5E-5TN144C 100I/O 5K LUTs Inst- решетки Programmable на DSP 1.2V -5 Spd

Спецификации

Описание

Приборы LatticeXP2™ совмещают таблицу следования (LUT) основали ткань FPGA со слаболетучими внезапными клетками

в архитектуре названной flexiFLASH. Подход к flexiFLASH обеспечивает преимущества включая немедленн-на,

бесконечный reconfigurability, на хранении обломока с FlashBAK врезал память блока и серийную память БИРКИ

и безопасность дизайна. Части также поддерживают технологию в реальном маштабе времени с TransFR, 128 шифрование обновления бита AES

и технологии двойной загрузки. Ткань LatticeXP2 FPGA была оптимизирована для новой технологии от

начало с высокой эффективностью и низкая цена в разуме. Приборы LatticeXP2 включают основанную на LUT распределенную логику,

и врезанная память, участок заперла петли (PLLs), пре-проектированную поддержку I/O источника одновременную и

увеличенные блоки sysDSP. Программное обеспечение дизайна Diamond® решетки позволяет большие и сложные дизайны быть эффективно

снабженный используя семью LatticeXP2 приборов FPGA. Поддержка библиотеки синтеза для LatticeXP2 доступна

для популярных инструментов синтеза логики. Программное обеспечение диаманта использует выход инструмента синтеза вместе с ограничениями

от своих инструментов пола планируя для того чтобы установить и направить дизайн в приборе LatticeXP2. Алмазный резец извлекает

время от трассы и назад-аннотирует его в дизайн для приурочивая проверки. Решетка обеспечивает много пре-конструированных модулей LatticeCORE™ интеллектуальной собственности (IP) для семьи LatticeXP2. Путем использование этих IPs как унифицированные блоки, дизайнеры свободны сконцентрировать на уникальных аспектах их дизайна, увеличивая их урожайность

Особенности

1.1.1. Гибкая архитектура логики

• Немедленн-на • Бесконечно reconfigurable

• Одиночный обломок • Технология FlashBAK™

• Серийная память БИРКИ

• Безопасность 1.1.2 дизайна. Технология в реальном маштабе времени обновления

• Технология TransFR™

• Безопасные обновления с 128 шифрованием бита AES

• Двойная загрузка с внешним SPI 1.1.3. блок sysDSP™

• 3 до 8 блока для высокой эффективности умножат и аккумулируют

• 12 до 32 множителя 18x18

• Каждый блок поддерживает один множитель 36x36 или 4 18x18 или 8 множителей 9x9

1.1.4. Врезанная и распределенная память

• SysMEM™ EBR до 885 Kbits

• До 83 Kbits распределили RAM 1.1.5. sysCLOCK™ PLLs

• До 4 сетноое-аналогов PLLs в прибор

• Часы умножат, разделяют и сдвиг фазы

1.1.6. Гибкий буфер I/O

• буфер sysI/O™ поддерживает:

• LVCMOS 33/25/18/15/12; LVTTL

• Класс SSTL 33/25/18 я, II

• HSTL15 класс I; HSTL18 класс I, II

• PCI

• LVDS, автобус-LVDS, MLVDS, LVPECL, RSDS

1.1.7. Пре-проектированные интерфейсы источника одновременные

• Интерфейсы ГДР/DDR2 до 200 MHz

• 7:1 LVDS взаимодействует применения дисплея поддержки

• XGMII 1.1.8. Варианты плотности и пакета

• 5k к 40k LUT4s, I/O 86 до 540

• csBGA, пакеты TQFP, PQFP, ftBGA и fpBGA

• Миграция плотности поддержала

1.1.9. Гибкая конфигурация прибора

• Интерфейс ботинка SPI (мастер и невольничье) внезапный

• Изображение двойной загрузки поддержало

• Мягкая ошибка обнаруживает врезанный макрос (SED)

1.1.10. Поддержка системного уровня

• IEEE 1149,1 и IEEE 1532 уступчивый

• генератор На-обломока для начинания и общего пользования

• Приборы работают с электропитанием 1,2 v

Торгуя проводник