XC7Z020-3CLG400E Programmable IC откалывает SoC FPGA врезало процессоры и чип контроллера

Zynq-7000 SoC

Вентильная матрица FPGA поля XC7Z020-3CLG400E Programmable врезала процессоры и чип контроллера

Применения

• Автомобильные помощь водителя, данные по водителя, и развлекательно-информационная передача
• Камера передачи
• Промышленное управление мотора, промышленная сеть, и компьютерное зрение
• IP и умная камера
• Радио и основная полоса LTE
• Медицинские диагностики и воображение
• Многофункциональные принтеры

• Видео и оборудование ночного видения

Спецификации

Описание

Архитектура поколения Zynq-7000 SoC первого

Основывают семью Zynq®-7000 на архитектуре Xilinx SoC. Эти продукты интегрируют многофункциональное двойн-ядр или одно-ядр ARM® Cortex™-A9 основало систему обработки (PS) и логику 28 nm Xilinx programmable (PL) в одиночном приборе. C.P.U. РУКИ Cortex-A9 сердце PS и также включают память на-обломока, внешние интерфейсы памяти, и богатый набор периферийных интерфейсов взаимодействия.

Особенности

РУКА Cortex-A9 основала

Блок процессора применения (APU)

• 2,5 DMIPS/MHz в C.P.U.

• Частота C.P.U.: До 1 GHz

• Когерентная поддержка многопроцессорной

• Архитектура ARMv7-A

• Безопасность TrustZone®

• Набор инструкций Thumb®-2

• Архитектура окружающей среды исполнения RCT Jazelle®

• Двигатель NEON™ средства массовой информации-обрабатывая

• Блок одиночных и удвоенной точности вектора плавающей запятой (VFPU)

• CoreSight™ и трассировка Macrocell программы (PTM)

• Таймер и прерывания

• 3 таймера сторожевого пса

• Один глобальный таймер

• 2 счетчика тройн-таймера

Память На-обломока

• ROM ботинка На-обломока

• RAM на-обломока 256 KB (OCM)

• поддержка Байт-равенства

Внешние интерфейсы памяти

• Multiprotocol динамический регулятор памяти

• шестнадцатиразрядные или трицатидвухразрядные интерфейсы к памятям DDR3, DDR3L, DDR2, или LPDDR2

• Поддержка ECC в шестнадцатиразрядном режиме

• 1GB места для адреса используя одиночный ряд 8, 16-, или 32 шириной с бит памятей

• Интерфейсы статической памяти

• 8-разрядная шина данных SRAM с поддержкой до 64 MB

• Параллель НИ внезапная поддержка

• Поддержка ONFI1.0 NAND внезапная (ECC 1-bit)

• 1 бит SPI, 2 SPI, 4 бит бита SPI (квадрацикл-SPI), или сериал НИ вспышка 2 квадрациклов-SPI (8-разрядный)

Регулятор DMA 8-канала

• Памят-к-память, памят-к-периферийный, периферийн-к-память, и поддержка сделки разбрасывать-сбора

Peripherals и интерфейсы I/O

• 2 peripherals 10/100/1000 MAC локальных сетей три-скорости с поддержкой 1588 изменения 2,0 IEEE Std 802,3 и IEEE Std

• возможность DMA Разбрасывать-сбора • Опознавание 1588 возбуждает. 2 рамки PTP

• Интерфейсы GMII, RGMII, и SGMII

• 2 peripherals USB 2,0 OTG, каждое поддерживая до 12 критической точки

• Ядр IP прибора USB 2,0 уступчивое

• Поддержки на--идут, высокоскоростной, высшая скорость, и низкоскоростной режим

• Хозяин USB Intel EHCI уступчивый

• 8-разрядный интерфейс ULPI внешний PHY

• 2 полная КОНСЕРВНАЯ БАНКА 2.0B уступчивая МОЖЕТ интерфейсы шины

• Стандарт КОНСЕРВНОЙ БАНКИ 2.0-A и КОНСЕРВНОЙ БАНКИ 2.0-B и ISO 118981-1 уступчивый

• Внешний интерфейс PHY

• 2 регулятора SD/SDIO 2.0/MMC3.31 уступчивых

• 2 дуплексных порта SPI с периферийным обломоком 3 выбирают

• 2 высокоскоростных UARTs (до 1 Mb/s)

• Мастер 2 и невольничьи интерфейсы I2C

• GPIO с 4 трицатидвухразрядными банками, чего до 54 бита можно использовать с I/O PS (одним банком 32b и одним банком 22b) и до 64 битами (до 2 банками 32b) подключенными с Programmable логикой

• Гибкий переданный по мультиплексу I/O до 54 (MIO) для периферийных штыревых идентификаций

Соединение

• Высокое взаимодействие ширины полосы частот в пределах PS и между PS и PL

• РУКА AMBA® AXI основала

• Поддержка QoS на критических мастерах для латентности и регулировки полосы пропускания

Торгуя проводник