MT46V32M16P-5B:J TR IC DRAM 512 МБИТ ПАРАЛЛЕЛЬНО 66TSOP Micron Technology Inc.

Функциональное описание

DDR SDRAM использует архитектуру двойной скорости передачи данных для достижения высокоскоростной работы.Архитектура двойной скорости передачи данных по существу представляет собой архитектуру 2n-prefetch с интерфейсом, предназначенным для передачи двух слов данных в часовой цикл на пинах В/В. Единый доступ чтения или записи для DDR SDRAM фактически состоит из одной передачи данных шириной 2n бит, одного часового цикла на внутреннем ядре DRAM и двух соответствующих шириной n бит,передача данных в получасовом цикле на пинах В/В.

Особенности

• VDD = +2,5V ±0,2V, VDDQ = +2,5V ±0,2V
• VDD = +2,6V ±0,1V, VDDQ = +2,6V ±0,1V (DDR400)
• Двунаправленная передача данных (DQS)
полученные с данными, т.е. данными, синхронными с источником
захват (x16 имеет два ¢ один на байт)
• Внутренняя двойная скорость передачи данных (DDR)
архитектура; два доступа к данным на один часовой цикл
• Дифференциальные часовые входы (CK и CK#)
• Команды, введенные на каждом положительном краю CK
• DQS, выровненный на краю с данными для READ; централизованный с данными для WRITE
• DLL для согласования переходов DQ и DQS с CK
• Четыре внутренних банка для одновременной работы
• Маска данных (DM) для маскировки записываемых данных
(x16 имеет два ¢ один на байт)
• Программируемые длины взрывов: 2, 4 или 8
• Автоматическое обновление
¢ 64 мс, 8192 цикла (коммерческий и промышленный)
16ms, 8192 цикла (автомобильные)
• Самообновление (недоступно на AT-устройствах)
• Удлинение срока действия ОПС для повышения надежности (OCPL)
• 2,5 В В/В (совместимая с SSTL_2)
• Поддерживается возможность автоматической предварительной зарядки
• поддержка блокировки tRAS (tRAP = tRCD)