Программа поля ICS логики EP3C40F324C8N EP3C40F484C8 EP3C40F484C8N EP3C40F484I7N EP3C40F780C6N EP3C40Q240C8N Programmable

Программа поля ICS логики EP3C40F324C8N EP3C40F484C8 EP3C40F484C8N EP3C40F484I7N EP3C40F780C6N EP3C40Q240C8N Programmable

Самая низкая сила FPGAs

• Самый низкий расход энергии с подачей технологического прочесса TSMC маломощной и дизайна Altera® сил-осведомленной

Признак безопасности дизайна

Приборы циклона III LS предлагают следующие признаки безопасности дизайна:

• Безопасность конфигурации используя предварительный стандарт шифрования (AES) с ключом 256 битов испаряющим

• Направляющ архитектуру оптимизированную для подачи разъединения дизайна с программным обеспечением Quartus® II

■Подача разъединения дизайна достигает и физической и функциональной изоляции между разделами дизайна

• Способность вывести внешний порт из строя JTAG

• Индикатор цикла обнаружения ошибки (ED), который нужно вырезать сердцевина из

  • Обеспечивает пропуск или терпит неудачу индикатор на каждом цикле ED

  • Обеспечивает видимость над преднамеренным или неумышленным изменением конфигурации

    биты оперативного запоминающего устройства (НАПИХАЙТЕ)

• Способность выполнить zeroization для того чтобы освободить содержание логики FPGA, НАПИХИВАЕТ, врезанная память, и ключ AES

• Внутренний генератор включает возможности монитора и медицинского осмотра системы

  Увеличенная системная интеграция

  • Высокие памят-к-логика и коэффициент множител-к-логики

  • Высокий отсчет I/O, низко-и приборы плотности средний-ряда для I/O потребителя ограничили

    применения

    • Регулируемый I/O сразил тарифы для того чтобы улучшить целостность сигнала

    • Поддерживает стандарты I/O как LVTTL, LVCMOS, SSTL, HSTL, PCI, PCI-X, LVPECL, автобус LVDS (BLVDS), LVDS, мини--LVDS, RSDS, и PPDS

    • Поддерживает особенность тарировки прекращения на-обломока мульти-значения (ОКТЯБРЯ) для того чтобы исключить изменения над процессом, напряжением тока, и температурой (PVT)

  • 4 участк-запертых петли (PLLs) в прибор обеспечить крепкие управление и синтез часов для управления часов прибора, внешнего управления системных часов, и интерфейсов I/O

    • 5 выходов в PLL

    • Cascadable сохранить I/Os, облегчите трассу PCB, и уменьшите дрожание

    • Динамически reconfigurable изменить сдвиг фазы, умножение или разделение частоты, или оба, и частоту входного сигнала в системе без заново скомпоновать прибор

  • Подъем удаленной системы без помощи внешнего регулятора

  • Преданные циклические сети контролера кода дублирования для того чтобы обнаружить осадку одно-события

    Вопросы (SEU)

  • Процессор Nios® II врезанный для врезанных семьи прибора циклона III, предлагая низкой цены и таможн-пригонки обрабатывающ решения