Вентильные матрицы поля IC XCV300E-6PQ240C Virtex™-E 1.8v Programmable

Быстрая деталь:
Virtex™-E 1,8 вентильной матрицы поля v Programmable
Описание:
Семья Virtex-E FPGA поставляет высокопроизводительные, высокоемкие programmable решения логики. Феноменальные увеличения в результате эффективности кремния от оптимизировать новую архитектуру для эффективности мест-и-маршрута и эксплуатировать агрессивный 6 процесс CMOS μm металла 0,18 слоя. Эти выдвижения делают Virtex-E FPGAs сильные и гибкие альтернативы к маск-запрограммированным вентильным матрицам. Семья Virtex-E включает 9 членов в таблице 1.
Здание на опыте приобрело от Virtex FPGAs, семья Virtex-E эволюционный шаг вперед в programmable дизайне логики. Совмещающ большое разнообразие programmable особенностей системы, богатую иерархию быстрого, гибкие ресурсы соединения, и предварительного технологического прочесса, семья Virtex-E поставляет высокоскоростное и высокоемкое programmable решение логики которое увеличивает гибкость дизайна пока уменьшающ время на реализацию.
Применения:
• Быстро, семья высокой плотности 1,8 v FPGA
- Плотности от 58 k к воротам системы 4 m
- Представление 130 MHz внутреннее (4 уровня LUT)
- Конструированный для маломощной деятельности
- PCI уступчивое 3,3 v, 32/64-bit, 33/66-MHz
• Сильно гибкая технология SelectI/O+™
- Поддерживает 20 высокопроизводительных стандартов интерфейса
- До 804 определять-законченных I/Os или 344 дифференциальных пары I/O для агрегатной ширины полосы частот > 100 Gb/s
• Дифференциальная сигнализируя поддержка
- LVDS (622 Mb/s), BLVDS (автобус LVDS), LVPECL
- Дифференциальные сигналы I/O могут быть входным сигналом, выходом, или I/O
- Совместимый со стандартными дифференциальными приборами
- Входные сигналы часов LVPECL и LVDS для часов 300+ MHz
• Собственническая высокопроизводительная технология SelectLink™
- Двойной тариф данных (ГДР) к связи Virtex-E
- Размещенная в Интернете методология поколения HDL
• Изощренная иерархия памяти SelectRAM+™
- 1 Mb внутреннего конфигурируемого распределенного RAM
- Кб до 832 одновременного внутреннего RAM блока
- Истинная возможность BlockRAM Двойн-порта
- Ширина полосы частот памяти до 1,66 Tb/s (соответствующая ширина полосы частот сверх 100 каналов RAMBUS)
- Конструированный для высокопроизводительных интерфейсов к внешним памятям
- 200 MHz ZBT* SRAMs
- 200 Mb/s ГДР SDRAMs
- Поддержанный свободным дизайном ссылки Synthesizable
• Высокопроизводительные встроенные сети управления часов
- 8 полностью цифровых Задержк-запертых петель (DLLs)
- Цифров-синтезированный круг обязаностей 50% для двойных применений тарифа данных (ГДР)
- Часы умножат и разделяют
- преобразование Нул-задержки высокоскоростных часов LVPECL/LVDS к любому стандарту I/O
• Гибкая архитектура балансирует скорость и плотность
- Предназначенный снесите логику для высокоскоростной арифметики
- Преданная поддержка множителя
- Цепь каскада для функции широк-входного сигнала
- Обильные регистры/защелки с часами позволить, и двойной одновременные/асинхронные набор и возврат
- Внутренний везти на автобусе 3 государств
- Логика границ-развертки IEEE 1149,1
- диод датчика Плашк-температуры
• Поддержанный Xilinx Foundation™ и системами разработки программ Series™ союзничества
- Дальше уменьшение времени трансляции 50%
- Идеал инструмента дизайна команды интернета (ITD) для более миллион дизайнов плотности ворот
- Широкий выбор платформ ПК и рабочего места
• Основанная на SRAM конфигурация В-системы
- Неограниченная re-программируемость
• Предварительные упаковывая варианты
- Обломок-масштаб 0,8 mm
- 1,0 mm BGA
- 1,27 mm BGA
- HQ/PQ
• 0,18 процесса металла μm 6-Layer
• Фабрика 100% испытала
Спецификации: