EPM7128AETC100-10N MAX7000A EPM7128 CPLD Комплексное программируемое логическое устройство

EPM7128AETC100-10N Интегральные схемы (ИС) MAX7000A EPM7128 CPLD (сложные программируемые логические устройства)

EPM7128AETC100-10N Интегральные схемы (ИС) MAX7000A EPM7128 CPLD (сложные программируемые логические устройства)

ИС CPLD 128MC 10NS 100TQFP

Спецификация:

Архитектура MAX 7000A включает следующие элементы:

Блоки логических массивов (LAB)

макроэлементы

Условия продукта Expander (совместно используемые и параллельные)

Программируемый массив межсоединений

Блоки управления вводом-выводом Архитектура MAX 7000A включает четыре выделенных входа, которые можно использовать как входы общего назначения или как высокоскоростные глобальные управляющие сигналы (тактовый сигнал, сигнал сброса и два сигнала разрешения выхода) для каждой макроячейки и контакта ввода-вывода. .

Общее описание:

Устройства MAX 7000A (включая MAX 7000AE) представляют собой устройства с высокой плотностью размещения и высокой производительностью, основанные на архитектуре MAX второго поколения Altera.Изготовленные с использованием передовой технологии CMOS, устройства MAX 7000A на основе EEPROM работают с напряжением питания 3,3 В и обеспечивают от 600 до 10 000 используемых логических элементов, ISP, задержки между выводами до 4,5 нс и скорость счета до 227,3 МГц.Устройства MAX 7000A с классами скорости -4, -5, -6, -7 и некоторые -10 совместимы с временными требованиями для работы на частоте 33 МГц согласно Спецификации локальной шины PCI Special Interest Group (PCI SIG).

Функции:

Высокопроизводительные программируемые логические устройства (PLD) на основе EEPROM 3,3 В, построенные на архитектуре Multiple Array MatriX (MAX®) второго поколения (см. Таблицу 1)

3.3-V внутрисистемное программирование (ISP) через встроенный IEEE Std.1149.1 Интерфейс Joint Test Action Group (JTAG) с расширенными возможностями блокировки выводов — схема внутрисистемного программирования (ISP) устройства MAX 7000AE совместима со стандартом IEEE Std.1532 — схема ISP устройств EPM7128A и EPM7256A, совместимая со стандартом IEEE Std.1532

Встроенная схема тестирования граничного сканирования (BST), совместимая со стандартом IEEE Std.1149,1

Поддерживает стандартный тест JEDEC Jam и язык программирования (STAPL) JESD-71

Расширенные функции ISP – Усовершенствованный алгоритм ISP для более быстрого программирования (за исключением устройств EPM7128A и EPM7256A) – Бит ISP_Done для обеспечения полного программирования (за исключением устройств EPM7128A и EPM7256A) – Подтягивающий резистор на контактах ввода/вывода во время внутрисистемного программирования

Совместимость по выводам с популярными устройствами 5.0-V MAX 7000S

PLD с высокой плотностью от 600 до 10 000 используемых логических элементов

Расширенный температурный диапазон.

Больше возможностей:

Логические задержки между выводами 4,5 нс при частоте счета до 227,3 МГц

Интерфейс ввода/вывода MultiVoltTM позволяет ядру устройства работать при напряжении 3,3 В, а контакты ввода/вывода совместимы с логическими уровнями 5,0 В, 3,3 В и 2,5 В.

Количество выводов варьируется от 44 до 256 в различных тонких четырехъядерных плоских корпусах (TQFP), пластиковых четырехъядерных плоских корпусах (PQFP), массивах с шариковой решеткой (BGA), компактных корпусах FineLine BGATM и пластиковых держателях микросхем с J-выводами (PLCC). .Поддержка горячего сокета в устройствах MAX 7000AE.

Структура непрерывной маршрутизации программируемого массива межсоединений (PIA) для быстрой и предсказуемой производительности

PCI-совместимый

Удобная для шины архитектура, включая программируемое управление скоростью нарастания

Выход с открытым стоком

Программируемые регистры макроячейки с отдельными элементами управления очисткой, предустановкой, синхронизацией и включением синхронизации

Программируемые состояния включения для регистров макроячейки в устройствах MAX 7000AE

Программируемый режим энергосбережения для снижения мощности на 50% и более в каждой макроячейке

Настраиваемое расширение терминов продукта, позволяющее использовать до 32 терминов продукта на макроячейку.

Программируемый защитный бит для защиты патентованных разработок

Выходные сигналы включения от 6 до 10 контактов или логики

Два глобальных тактовых сигнала с дополнительной инверсией

Расширенные ресурсы межсоединений для улучшения маршрутизации

Быстрое время настройки ввода, обеспечиваемое выделенным путем от вывода ввода/вывода к регистрам макроячейки

Программируемое управление скоростью нарастания выходного сигнала

Программируемые контакты заземления

Поддержка проектирования программного обеспечения и автоматическое размещение и маршрутизация, обеспечиваемые системами разработки Altera для ПК на базе Windows и Sun SPARCstation, а также рабочих станций HP 9000 Series 700/800. , библиотека параметризованных модулей (LPM), Verilog HDL, VHDL и другие интерфейсы для популярных инструментов EDA от таких производителей, как Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Synplicity и VeriBest. Поддержка программирования с помощью главного программатора Altera (MPU). ), кабель связи последовательной/универсальной последовательной шины (USB) MasterBlasterTM, кабель загрузки параллельного порта ByteBlasterMVTM и кабель последовательной загрузки BitBlasterTM, а также аппаратное обеспечение для программирования от сторонних производителей и любой файл JamTM STAPL (.jam), Jam Byte-Code Файл (.jbc) или файл в формате последовательного вектора (.svf), поддерживающий внутрисхемный тестер.

MAX7000A Информация для заказа:

EPM7032AE

EPM7064AE

EPM7128AE

EPM7256AE

EPM7512AE