Условия оплаты :T/T, западное соединение, PayPal, обеспечение торговлей, кредитная карточка
Способность поставки :186 ПК
Срок поставки :3-5 день
Упаковывая детали :Упаковка международного стандарта
Категория :Programmable логика ICs
Условие :Оригинал 100%, совершенно новое и первоначальное, новый
Количество I/Os :И/О 480
Продукт :Virtex-5
Пакет/случай :FBGA-1136
Распределенный РАМ :kbit 480
Врезанный RAM блока - EBR :kbit 2160
Максимальная равочая частота :550 MHz
Обслуживание :BOM Kitting
Время выполнения :В запасе, контакт мы
more
контакт
Add to Cart
Найти похожие видео
Посмотреть описание продукта
I/O Virtex-5 XC5VLX50T-1FFG1136C IC FPGA FBGA-1136 480 550 MHz
Атрибут продукта
Атрибут со значением
Xilinx
FPGA - Вентильная матрица поля Programmable
Virtex-5
I/O 480
1 v
0 c
+ 85 c
SMD/SMT
FBGA-1136
Тариф данных:
6,5 Gb/s
Серия:
XC5VFX70T
Бренд:
Xilinx
Распределенный RAM:
kbit 480
Врезанный RAM блока - EBR:
kbit 2160
Максимальная равочая частота:
550 MHz
Влага чувствительная:
Да
Количество приемопередатчиков:
Приемопередатчик 12
Тип продукта:
FPGA - Вентильная матрица поля Programmable
Количество пакета фабрики:
1
Subcategory:
Programmable логика ICs
Фирменное название:
Virtex
Сводка особенностей Virtex-5 FPGA
Ресурс Virtex-5 FPGA CLB составлен 2 кусков. Каждый кусок соответствующий и содержит: • 4 функционального генератора • 4 элемента хранения • Арифметические логические вентили • Большие мультиплексоры • Быстрый снесите цепь взгляда-вперед
Функциональные генераторы конфигурируемы как 6 входной сигнал LUTs или входной сигнал LUTs двойн-выхода 5. SLICEMs в некотором CLBs может быть установленный работать как трицатидвухразрядные сдвиговые регистры (или шестнадцатиразрядное x 2 сдвигового регистра) или как 64-разрядный распределенный RAM. К тому же, 4 элемента хранения можно установить как или кра-вызванные D типа кувырки или защелки уровня чувствительные. Каждое CLB имеет внутреннее быстрое соединение и соединяется к матрице переключателя для получения доступа к общих направляя ресурсов.
• Большинств предварительное, высокопроизводительный, оптимальн-использование, ткань FPGA Технология таблицы следования 6 входных сигналов − реальная (LUT) Вариант 5-LUT − двойной Улучшенная − трасса уменьшать-хмеля вариант RAM − 64-разрядный распределенный Вариант − SRL32/Dual SRL16
• Сильный хронометрировать плитки управления часов (CMT) Блоки менеджера цифровых часов − (DCM) для нул амортизировать задержки, синтеза частоты, и сдвигов фазы часов Блоки − PLL для входного сигнала дрожат фильтровать, нул буферизаций задержки, синтез частоты, и, который участк-соответствуют разделение часов
