Обломок 10AX090N3F40I2LG 0.87V ALTERA FPGA

• Технологический прочесс nm SoC TSMC 20
• Позволяет деятельности на более низком уровне VCC 0,82 v вместо 0,9 напряжений тока ядра v стандартных VCC
• 1,0 mm упаковки шарик-тангажа Fineline BGA
• 0,8 mm упаковки шарик-тангажа ультра Fineline BGA
• Множественные приборы с идентичными следами ноги пакета для безшовной миграции между различными плотностями FPGA
• Приборы с совместимыми следами ноги пакета позволяют миграции к следующему поколени лидирующему Stratix® 10 приборам
• RoHS, освинцованное (1), и неэтилированные (Pb свободные от) варианты
• Увеличенный 8 входной сигнал ALM с 4 регистрами
• Улучшенная многоколейная направляя архитектура для уменьшения затора и для того чтобы улучшить время компиляции
• Архитектура иерархического ядра хронометрируя
• Тонкозернистый частично повторный переход
• Блоки памяти M20K-20-Kb с трудным кодом исправления ошибки (ECC)
• Блок массива логики памяти (MLAB) — память 640-bit
• Родная поддержка для уровней точности обработки сигнала от 18 x 19 к 54 x 54
• Родная поддержка для режима 27 x 27 множителей
• 64-разрядные аккумулятор и каскад для систолических конечных реакций на импульсное возмущение (ели)
• Внутренние банки памяти коэффициента
• Preadder/subtractor для улучшенной эффективности
• Дополнительный регистр трубопровода для увеличения представления и для уменьшения силы

• Арифметические операции с плавающей запятой поддержек:
— Выполните умножение, добавление, вычитание, умножать-добавьте, умножать-вычтите, и сложное умножение.
— Умножение поддержек с возможностью накопления, суммированием каскада, и возможностью вычитания каскада.
— Динамическое управление возврата аккумулятора.
— Точка вектора поддержки сразу и сложный приковывать умножения умножат блоки плавающей запятой DSP.