Обзор нового и оригинального семейства Virtex-5 XC5VSX95T-1FF1136C

Обзор семейства Virtex-5

Общее описание

Семейство Virtex®-5 предоставляет новейшие самые мощные функции на рынке FPGA.Используя архитектуру второго поколения ASMBL™ (Advanced Silicon Modular Block) на основе столбцов, семейство Virtex-5 включает пять различных платформ (подсемейств), самый широкий выбор, предлагаемый любым семейством FPGA.Каждая платформа содержит различное соотношение функций для удовлетворения потребностей широкого спектра передовых логических проектов.В дополнение к самой передовой, высокопроизводительной логической структуре, ПЛИС Virtex-5 содержат множество блоков системного уровня с жестким IP, в том числе мощную 36-Кбитную блочную RAM/FIFO, слайсы DSP второго поколения 25 x 18, технологию SelectIO™ со встроенной в импедансе с цифровым управлением, блоках интерфейса синхронизации с источником ChipSync™, функциях системного монитора, расширенных элементах управления тактовой частотой со встроенными DCM (диспетчерами цифровых тактовых импульсов) и тактовыми генераторами с фазовой автоподстройкой частоты (PLL), а также расширенными параметрами конфигурации.Дополнительные функции, зависящие от платформы, включают оптимизированные по энергопотреблению блоки высокоскоростных последовательных приемопередатчиков для расширенного последовательного подключения, интегрированные блоки оконечных устройств, совместимые с PCI Express®, трехрежимные Ethernet MAC (контроллеры доступа к среде) и высокопроизводительные встроенные блоки микропроцессора PowerPC® 440.Эти функции позволяют продвинутым разработчикам логики обеспечивать высочайший уровень производительности и функциональности в своих системах на базе ПЛИС.FPGA Virtex-5, построенные на основе 65-нм современной медной технологии, представляют собой программируемую альтернативу специализированной технологии ASIC.Для большинства передовых систем требуется программируемая мощность ПЛИС.FPGA Virtex-5 предлагают лучшее решение для удовлетворения потребностей разработчиков высокопроизводительной логики, высокопроизводительных разработчиков DSP и разработчиков высокопроизводительных встроенных систем с беспрецедентной логикой, DSP, аппаратным/программным микропроцессором и возможностями подключения.Платформы Virtex-5 LXT, SXT, TXT и FXT включают расширенные возможности высокоскоростного последовательного подключения и возможности уровня канала/транзакции.

Обзор функций Virtex-5 FPGA

• Пять платформ LX, LXT, SXT, TXT и FXT.

− Virtex-5 LX: высокопроизводительные приложения общей логики.

− Virtex-5 LXT: высокопроизводительная логика с расширенными возможностями последовательного подключения.

− Virtex-5 SXT: высокопроизводительные приложения для обработки сигналов с расширенными возможностями последовательного подключения.

− Virtex-5 TXT: высокопроизводительные системы с расширенным последовательным соединением двойной плотности.

− Virtex-5 FXT: высокопроизводительные встраиваемые системы с расширенными возможностями последовательного подключения.

• Кроссплатформенная совместимость

− Устройства LXT, SXT и FXT совместимы по занимаемой площади в одном корпусе с регулируемым напряжением.

регуляторы

• Самая передовая, высокопроизводительная, оптимально используемая фабрика FPGA.

− Технология реальной 6-входной таблицы преобразования (LUT)

− Двойной вариант с 5 LUT

− Улучшенная маршрутизация с уменьшенным числом переходов

− 64-битный вариант распределенной оперативной памяти

− Опция SRL32/двойной SRL16

• Мощная синхронизация плитки управления часами (CMT)

− Блоки Digital Clock Manager (DCM) для буферизации с нулевой задержкой, синтеза частоты и фазы синхронизации

сдвиг

− Блоки ФАПЧ для фильтрации джиттера на входе, буферизации с нулевой задержкой, частотного синтеза и согласования по фазе.

деление часов

• Блок RAM/FIFO объемом 36 Кбит.

− Настоящие двухпортовые блоки оперативной памяти

− Расширенная дополнительная программируемая логика FIFO

− Программируемый

- Настоящая двухпортовая ширина до x36

- Простая двухпортовая ширина до x72

− Встроенная дополнительная схема исправления ошибок

− Опционально запрограммируйте каждый блок как два независимых 18-килобитных блока.

• Высокопроизводительная параллельная технология SelectIO

− От 1,2 до 3,3 Вх/Вых.

− Синхронный с источником интерфейс с использованием технологии ChipSync™

− Активная оконечная нагрузка с цифровым управлением импедансом (DCI)

− Гибкий мелкомодульный банк ввода/вывода

− Поддержка высокоскоростного интерфейса памяти

• Расширенные слайсы DSP48E

− 25 x 18, дополнение до двух, умножение

− Дополнительный сумматор, вычитатель и аккумулятор

− Необязательный конвейер

− Дополнительные побитовые логические функции

− Выделенные каскадные соединения

• Гибкие параметры конфигурации

− SPI и параллельный интерфейс FLASH

− Поддержка нескольких битовых потоков с выделенной резервной логикой реконфигурации

− Возможность автоматического определения ширины шины

• Возможность мониторинга системы на всех устройствах

− Мониторинг температуры на кристалле/вне кристалла

− Мониторинг питания на кристалле/вне кристалла

− JTAG-доступ ко всем контролируемым величинам

• Интегрированные блоки Endpoint для PCI Express Designs

− Платформы LXT, SXT, TXT и FXT

− Соответствует базовой спецификации PCI Express 1.1.

− Поддержка x1, x4 или x8 дорожек на блок

− Работает совместно с трансиверами RocketIO™

• Трехрежимные MAC-адреса Ethernet 10/100/1000 Мбит/с

− Платформы LXT, SXT, TXT и FXT

− Приемопередатчики RocketIO можно использовать как PHY или подключать к внешнему PHY, используя множество программных MII.

(независимый от среды интерфейс) параметры

• Трансиверы RocketIO GTP от 100 Мбит/с до 3,75 Гбит/с

− Платформы LXT и SXT

• Трансиверы RocketIO GTX от 150 Мбит/с до 6,5 Гбит/с

− Платформы TXT и FXT

• Микропроцессоры PowerPC 440

− Только платформа FXT

− RISC-архитектура

− 7-ступенчатый трубопровод

− 32-килобайтный кэш инструкций и данных.

− Оптимизированная структура интерфейса процессора (перекладина)

• 65-нм медный КМОП-технологический процесс

• Напряжение ядра 1,0 В

• Корпус флип-чипа с высокой целостностью сигнала доступен в стандартном или бессвинцовом корпусе.

Логика ПЛИС Virtex-5

• В среднем улучшение скорости на один-два класса по сравнению с устройствами Virtex-4.

• Каскадируемые 32-разрядные переменные сдвиговые регистры или 64-разрядная распределенная память

• Превосходная архитектура маршрутизации с улучшенной диагональной маршрутизацией поддерживает межблочное соединение

с минимальным хмелем

• До 330 000 логических ячеек, включая:

− До 207 360 внутренних триггеров с поддержкой синхронизации (XC5VLX330)

− До 207 360 реальных 6-входных справочных таблиц (LUT) с общим количеством битов LUT более 13 миллионов.

− Два выхода для двойного режима 5-LUT обеспечивают более эффективное использование

− Логические расширяющие мультиплексоры и регистры ввода/вывода

Технология часов 550 МГц

• До шести плиток управления часами (CMT)

− Каждый CMT содержит два DCM и один PLL — всего до восемнадцати тактовых генераторов.

− Гибкий каскад DCM-to-PLL или PLL-to-DCM

− Прецизионная коррекция смещения часов и фазовый сдвиг

− Гибкий синтез частот

− Несколько режимов работы для облегчения принятия решений о компромиссе производительности

− Улучшена максимальная частота ввода/вывода

− Точное разрешение фазового сдвига

− Фильтрация входного джиттера

− Работа с низким энергопотреблением

− Широкий диапазон фазового сдвига

• Древовидная структура дифференциальных тактовых импульсов для оптимизированного тактирования с низким уровнем джиттера и точного рабочего цикла.

• 32 глобальных сети часов

• Региональные часы, часы ввода-вывода и локальные часы в дополнение к глобальным часам.

Технология SelectIO

• До 1200 пользовательских операций ввода-вывода

• Широкий выбор стандартов ввода-вывода от 1,2 В до 3,3 В.

• Чрезвычайно высокая производительность

− До 800 Мбит/с HSTL и SSTL (для всех несимметричных входов/выходов)

− До 1,25 Гбит/с LVDS (на всех дифференциальных парах ввода/вывода)

• Настоящая дифференциальная терминация на кристалле

• Одинаковый захват фронта на входах и выходах ввода/вывода

• Расширенная поддержка интерфейса памяти

Встроенная блочная память 550 МГц

• До 16,4 Мбит встроенной блочной памяти

• 36-килобитные блоки с опциональным двойным 18-килобитным режимом

• Настоящие двухпортовые ячейки оперативной памяти

• Независимый выбор ширины порта (от x1 до x72)

− Всего до x36 на порт для полноценной работы с двумя портами

− Всего до x72 на порт для простой работы с двумя портами (один порт чтения и один порт записи)

− Биты памяти плюс поддержка памяти четности/боковой полосы для ширины x9, x18, x36 и x72

− Конфигурации от 32K x 1 до 512 x 72 (от 8K x 4 до 512 x 72 для операции FIFO)

• Логика поддержки многоскоростного FIFO

− Флажок «Полный» и «Пустой» с полностью программируемыми флажками «Почти полный» и «Почти пустой».

• Поддержка синхронного FIFO без флага неопределенности

• Дополнительные ступени конвейера для повышения производительности

• Возможность побайтовой записи

• Выделенная каскадная маршрутизация для формирования памяти 64K x 1 без использования маршрутизации FPGA

• Встроенный опциональный ECC для обеспечения высокой надежности памяти

• Специальная конструкция с пониженным энергопотреблением для работы на скоростях 18 Кбит (и ниже)

Слайсы DSP48E 550 МГц

• 25 x 18 умножение с дополнением до двух

• Дополнительные этапы конвейера для повышения производительности

• Дополнительный 48-битный аккумулятор для операции умножения с накоплением (MACC) с дополнительным аккумулятором

каскад на 96 бит

• Встроенный сумматор для операций комплексного умножения или умножения.

• Дополнительные побитовые логические режимы работы

• Независимые регистры C на слайс

• Полностью каскадируется в столбце DSP без внешних ресурсов маршрутизации.