Электронная интегральная схема XC4VSX55-10FFG1148I Платформа Флэш-память Внутрисистемная программируемая конфигурация PROMS

Обзор семейства Virtex-4

Общее описание

Семейство Virtex-4™ — это ПЛИС новейшего поколения от Xilinx.Инновационная архитектура Advanced Silicon Modular Block или ASMBL™ на основе столбцов является уникальной в индустрии программируемой логики.ПЛИС Virtex-4 содержат три семейства (платформы): LX, FX и SX.Предлагаются различные комбинации функций и функций для всех сложных приложений.Широкий набор базовых блоков с жестким IP дополняет системное решение.Эти ядра включают в себя процессоры PowerPC™ (с новым интерфейсом APU), трехрежимные MAC-адреса Ethernet, последовательные приемопередатчики от 622 Мбит/с до 11,1 Гбит/с, блоки мониторинга напряжения/температуры, выделенные слайсы DSP, высокоскоростную схему управления синхронизацией. , и исходно-синхронные интерфейсные блоки.Базовые строительные блоки Virtex-4 являются усовершенствованием компонентов популярных семейств продуктов на базе Virtex: Virtex, Virtex-E, Virtex-II, Virtex-II Pro и Virtex-II Pro X, что обеспечивает совместимость существующих конструкций снизу вверх. .Устройства Virtex-4 производятся по современному 90-нм медному техпроцессу с использованием технологии 300-мм (12-дюймовой) пластины.Сочетая широкий спектр гибких функций, семейство Virtex-4 расширяет возможности проектирования программируемой логики и представляет собой мощную альтернативу технологии ASIC.

Технология SelectIO

• До 960 пользовательских операций ввода/вывода

• Широкий выбор стандартов ввода-вывода от 1,5 В до 3,3 В.

• Чрезвычайно высокая производительность

- 600 Мбит/с HSTL и SSTL (для всех несимметричных входов/выходов)

- LVDS 1 Гбит/с (на всех парах дифференциального ввода/вывода)

• Настоящая дифференциальная терминация

• Выбранные входы/выходы с малой емкостью для улучшения целостности сигнала

• Одинаковый захват фронта на входах и выходах ввода/вывода

• Поддержка интерфейса памяти для DDR и DDR-2 SDRAM, QDR-II, RLDRAM-II и FCRAM-II.

Технология ChipSync

• Интеграция с технологией SelectIO для упрощения интерфейсов синхронизации с источником.

• Возможность побитового устранения смещения, встроенная во все блоки ввода/вывода (переменная входная задержка)

• Выделенные ресурсы ввода-вывода и региональные ресурсы синхронизации (выводы и деревья)

• Встроенная логика сериализатора/десериализатора данных во всех делителях ввода/вывода и тактовых импульсов.

• Память/Сеть/Телекоммуникационные интерфейсы до 1 Гбит/с+

СПИСОК АКЦИЙ