Обзор семьи Virtex-5
Общее описание
Семья Virtex®-5 обеспечивает самые новые самые сильные особенности в рынке FPGA. Используя вторую архитектуру поколения ASMBL™ (блока предварительного кремния модульного) основанную на столбец, семья Virtex-5 содержит 5 отдельных платформ (подводн-семьи), большинств выбор предложенный любой семьей FPGA. Каждая платформа содержит различный коэффициент особенностей для обращения к потребностей большого разнообразия предварительных дизайнов логики. В дополнение к самой предварительной, самой высокопроизводительной ткани логики, Virtex-5 FPGAs содержать много блоки системного уровня трудно-IP, включая сильный 36-Kbit блок RAM/FIFOs, второму поколению 25 x 18 кусков DSP, технология SelectIO™ с встроенными digitallycontrolled блоками импеданса, интерфейса ChipSync™ источник-одновременными, функциональностью монитора системы, увеличенными плитками управления часов с интегрированным DCM (менеджерами цифровых часов) и генераторами часов участк-запертый-петли (PLL), и предварительными опциями конфигурации. Особенности дополнительной платформы зависимые включают сил-оптимизированные высокоскоростные серийные блоки для увеличенного серийного взаимодействия, блоки приемопередатчика критической точки PCI Express® уступчивые интегрированные, макинтоши локальных сетей три-режима (средства массовой информации получают доступ к регуляторам), и высокопроизводительный микропроцессор PowerPC® 440 врезал блоки. Эти особенности позволяют предварительным дизайнерам логики построить высокие уровни представления и функциональности в их основанные на FPGA системы. Построенный на технологическом прочессе 65 nm современном медном, Virtex-5 FPGAs programmable альтернатива к изготовленной на заказ технологии ASIC. Большинств предварительные системные проектирования требуют programmable прочности FPGAs. Предложение Virtex-5 FPGAs самое лучшее решение для обращения к потребностей высокопроизводительных дизайнеров логики, высокопроизводительных дизайнеров DSP, и высокопроизводительных врезанных дизайнеров систем с беспрецедентной логикой, DSP, крепко/мягкий микропроцессор, и возможности взаимодействия. Платформы Virtex-5 LXT, SXT, TXT, и FXT включают предварительную высокоскоростную серийную возможность взаимодействия и слоя связи/сделки
Сводка особенностей Virtex-5 FPGA
• 5 платформ LX, LXT, SXT, TXT, и FXT
− Virtex-5 LX: Высокопроизводительные общие применения логики
− Virtex-5 LXT: Высокопроизводительная логика с предварительным серийным взаимодействием
− Virtex-5 SXT: Высокопроизводительные применения обработки сигнала с предварительным серийным взаимодействием
− Virtex-5 TXT: Высокопроизводительные системы с двойной плотностью выдвинули серийное взаимодействие
− Virtex-5 FXT: Высокопроизводительные врезанные системы с предварительным серийным взаимодействием
• Кросс-платформенная совместимость
− LXT, приборы SXT, и FXT след ноги совместимый в таком же пакете используя регулируемое напряжение тока
регуляторы
• Большинств предварительное, высокопроизводительный, оптимальн-использование, ткань FPGA
Технология таблицы следования 6 входных сигналов − реальная (LUT)
Вариант 5-LUT − двойной
Улучшенная − трасса уменьшать-хмеля
вариант RAM − 64-разрядный распределенный
Вариант − SRL32/Dual SRL16
• Сильный хронометрировать плитки управления часов (CMT)
Блоки менеджера цифровых часов − (DCM) на нул амортизировать задержки, синтез частоты, и участков часов
переносить
Блоки − PLL для входного сигнала дрожат фильтрующ, нул амортизирующ задержки, синтез частоты, и участк-соответствуенный
разделение часов
• 36-Kbit блок RAM/FIFOs
Блоки RAM двойн-порта − истинные
− увеличило опционную programmable логику FIFO
− Programmable
- Истинные ширины двойн-порта до x36
- Простые ширины двойн-порта до x72
Сети исправления ошибки − встроенные опционные
− выборочно программирует каждый блок как 2 независимых блока 18-Kbit
• Высокопроизводительная параллельная технология SelectIO
− 1,2 к деятельности I/O 3.3V
взаимодействовать − Источник-одновременный используя технологию ChipSync™
прекращение импеданса − контролируемое Цифров (DCI) активное
Банк I/O − гибкий тонкозернистый
Поддержка интерфейса быстродействующего за −
• Предварительные куски DSP48E
− 25 x 18, комплект two, умножение
Сумматор, subtracter, и аккумулятор − опционные
Прокладывать трубопровод − опционный
Функциональность − опционная bitwise логически
− предназначило каскадные соединения
• Гибкие опции конфигурации
− SPI и параллельный ВНЕЗАПНЫЙ интерфейс
поддержка Мульти-bitstream − с преданной логикой повторного перехода перехода на аварийный режим
Возможность обнаружения ширины автобуса − автоматическая
• Возможность системного контроля на всех приборах
На-обломок −/контроль -обломока термальный
контроль На-обломока −/электропитания -обломока
Доступ − JTAG ко всем контролируемым количествам
• Интегрированные блоки критической точки для дизайнов PCI срочных
Платформы − LXT, SXT, TXT, и FXT
− уступчивое со спецификацией 1,1 PCI срочной низкопробной
поддержка майны x1, x4, или x8 − в блок
Работы − совместно с приемопередатчиками RocketIO™
• макинтоши локальных сетей Три-режима 10/100/1000 Mb/s
Платформы − LXT, SXT, TXT, и FXT
Приемопередатчики RocketIO − можно использовать как PHY или подключить к внешнему PHY используя много мягкого MII
(Варианты независимого интерфейса средств массовой информации)
• Приемопередатчики RocketIO GTP 100 Mb/s к 3,75 Gb/s
− LXT и платформы SXT
• Приемопередатчики RocketIO GTX 150 Mb/s к 6,5 Gb/s
− TXT и платформы FXT
• PowerPC 440 микропроцессоров
Платформа − FXT только
Архитектура − RISC
трубопровод этапа − 7
тайники инструкции и данных по − 32-Kbyte включили
Оптимизированная − структура интерфейса процессора (поперечина)
• технологический прочесс CMOS меди 65 nm
• напряжение тока ядра 1.0V
• Высокая упаковка сальто-обломока сигнал-целостности доступная в стандартных или Pb свободных от вариантах пакета
Логика Virtex-5 FPGA
• В среднем, одно к двухскоростному улучшению ранга над приборами Virtex-4
• Cascadable трицатидвухразрядные переменные сдвиговые регистры или 64-разрядная распределенная возможность памяти
• Главная направляя архитектура с увеличенной раскосной трассой поддерживает взаимодействие блок-к-блока
с минимальными хмелями
• До 330 000 клеток логики включая:
− до 207 360 внутренних кувырков ткани с часами позволяет (XC5VLX330)
− до 207 360 реальных 6 таблиц следования входного сигнала (LUTs) с больше чем 13 миллиона полными битами LUT
Выходы − 2 для двойного режима 5-LUT дают увеличенное использование
Мультиплексоры логики − расширяя и регистры I/O
550 MHz технологии часов
• До 6 плиток управления часов (CMTs)
− по каждому CMT содержит 2 DCMs и одно PLL-up к 18 полные генераторов часов
− гибкое DCM-к-PLL или PLL-к-DCM каскаду
Deskew и сдвиг фазы часов точности −
Синтез частоты − гибкий
Работающие режимы − множественные для того чтобы облегчить решения обмена представления
Улучшенная − максимальная частота вход-выхода
Разрешение сдвига фазы − тонкозернистое
Фильтровать дрожания входного сигнала −
Деятельность − маломощная
Ряд сдвига фазы − широкий
• Древовидная структура дифференциальных часов для оптимизированный хронометрировать низко-дрожания и точный круга обязаностей
• 32 глобальных сети часов
• Региональный, I/O, и местный час в дополнение к глобальным часам
Технология SelectIO
• До 1 200 потребитель I/Os
• Широкий выбор стандартов I/O от 1.2V к 3.3V
• Весьма высокопроизводительный
− до 800 Mb/s HSTL и SSTL (на всем одно-законченном I/Os)
− до 1,25 Gb/s LVDS (на всех дифференциальных парах I/O)
• Истинный дифференциальный на-обломок прекращения
• Такой же захват края на входе и выходе I/Os
• Обширная поддержка интерфейса памяти
550 MHz интегрировали память блока
• Mbits до 16,4 интегрированной памяти блока
• блоки 36-Kbit с опционным двойным режимом 18-Kbit
• Истинные клетки RAM двойн-порта
• Независимый гаван выбор ширины (x1 к x72)
− до итога x36 в порт для истинной деятельности двойной гавани
− до итога x72 в порт для простой деятельности двойной гавани (одно порт и одно чтения пишут гаван)
Биты памяти − плюс равенство/поддержка памяти боковой полосы для ширин x9, x18, x36, и x72
Конфигурации − от 32K x 1 до 512 x 72 (8K x 4 до 512 x 72 для деятельности FIFO)
• Логика поддержки Multirate FIFO
Флаг − полный и пустой с полностью programmable почти полными и почти пустыми флагами
• Одновременная поддержка FIFO без неопределенности флага
• Опционные этапы трубопровода для высокого класса исполнения
• Байт-напишите возможность
• Преданная трасса каскада для того чтобы сформировать 64K x 1 память без использования трассы FPGA
• Интегрированный опционный ECC для требований к памяти высоко-надежности
• Особенный дизайн уменьшать-силы для деятельности 18 Kbit (и ниже)
Куски 550 MHz DSP48E
• умножение комплекта 25 x 18 two
• Опционные этапы трубопровода для увеличенного представления
• Опционные 48 сдержанный аккумулятор для умножить аккумулирует деятельность (MACC) с опционным аккумулятором
каскад до 96 битов
• Интегрированный сумматор для сложн-умножит или умножать-добавляет деятельность
• Опционные bitwise режимы логически деятельности
• Независимые регистры c в кусок
• Полно cascadable в столбце DSP без внешних направляя ресурсов
